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MAX 10 FPGA のデザイン・セキュリティと SEU の緩和
by Altera - 2014-12-19 11:43 - 3,056 views
MAX 10 FPGAの詳細: http://www.altera.co.jp/max10 アルテラの 55nm MAX 10 FPGA は、外部システム・コンポーネント機能をより多く集積したことにより、システム・レベ­ルでのコスト削減を 実現します。CPLD とは異なり、デジタル信号処理 (DSP) ブロック、アナログ-デジタル・コンバータ (ADC) および温度センサを搭載したアナ ログ・ブロック、エンベデッド・ソフト・プロセッサの­サポート、メモリ・コントローラ、デュアル・コンフィギュレーション・フラッシュ・メ­モリ といった、フル装備の FPGA機能を備えています。
MAX 10 FPGA - 汎用 I/O (GPIO)
by Altera - 2014-12-19 11:36 - 4,071 views
MAX 10 FPGAの詳細: http://www.altera.co.jp/max10 アルテラの 55nm MAX 10 FPGA は、外部システム・コンポーネント機能をより多く集積したことにより、システム・レベ­ルでのコスト削減を 実現します。CPLD とは異なり、デジタル信号処理 (DSP) ブロック、アナログ-デジタル・コンバータ (ADC) および温度センサを搭載したアナ ログ・ブロック、エンベデッド・ソフト・プロセッサの­サポート、メモリ・コントローラ、デュアル・コンフィギュレーション・フラッシュ・メ­モリ といった、フル装備の FPGA機能を備えています。
How to Migrate a Quartus II Project to a Different Altera Device
by Altera - 2014-12-18 16:40 - 4,211 views
This is a demonstration on how to set up an Altera Quartus II project for potential migration to a different device. See how to migrate a current project using one device to a different sized device and confirm that the existing pinouts are preserved. See how to tell when it is an unsuccessful migration.
How to build the Minimal Preloader (MPL)
by Altera - 2014-12-18 16:40 - 5,523 views
This video demonstrates how to build Altera minimal preloader (MPL) software and use it to load application software on a development kit with an Altera SoC
Introduction to Nios II Gen 2 Part 2
by Altera - 2014-12-18 16:35 - 6,604 views
This video will introduce the new Nios II Gen 2 processor in the Quartus II software v. 14.1. This video will also cover the challenge of data cache vs. non-data caches in Nios II Gen 2 processor. Lastly, a demonstration on how to use Nios II Gen 2 processor to read the ADC value in a MAX 10 device will be covered.
Ping Pong PHY DDR3 Simulation
by Altera - 2014-12-18 16:35 - 8,202 views
Understand the Ping Pong PHY design using the Quartus II software and simulate the Ping Pong PHY using ModelSim simulator
Altera SoCs – Booting from FPGA
by Altera - 2014-12-18 16:30 - 6,380 views
Step-by-step demonstration on how to boot the Altera Cyclone V SoC Development Kit by using a Preloader stored in the FPGA fabric
Optimize Altera Qsys System Performance by Manually Controlling Pipelining in the Qsys Interconnect
by Altera - 2014-12-18 16:30 - 6,193 views
Learn how to obtain performance in Altera Qsys memory mapped interconnect by the use of pipelining
How to interoperate TI DAC37J84 with Altera JESD204B MegaCore on Stratix V FPGA
by Altera - 2014-12-18 16:29 - 7,455 views
Learn step by step guide on setup (hardware connection, DAC converter configuration using TI software GUI, IP configuration using System Console GUI) of JESD204B IP transceiver design demo in the Stratix V device interoperability with the TI converter DAC37J84
How to design, configure and execute a basic multi-core Nios system
by Altera - 2014-12-18 16:29 - 8,432 views
This video shows how to create an Altera multi-Nios processor design and showcases the importance of protecting shared peripherals in a multi-core system.

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